무어의 법칙-정말 죽었습니까?



'Moore's Law' is a term coined in 1965 by Gordon Moore, who presented a paper which predicts that semiconductor scaling will allow integrated circuits to feature twice as many transistors present per same area as opposed to a chip manufactured two years ago. That means we could get same performance at half the power than the previous chip, or double the performance at same power/price in only two years time. Today we'll investigate if Moore's Law stayed true to its cause over the years and how much longer can it keep going. 50 년이 넘는 기간 동안 무어의 법칙은 효과가 있었으며, 선이 그려지면 위의 그래프는 거의 선형으로 보입니다. 직선 성을 벗어난 선은 업계에서 종종 극복하고 극복해야했던 제조업의 딸꾹질입니다. 역사를 통해 무어의 법칙은 업계가 미크론 이하의 크기에 접근함에 따라 여러 번 죽었다고 선언되었습니다. 1 µm부터 많은 사람들이 법의 실행 가능성과 그에 대한 견해에 회의적이되었지만 시간이 지남에 따라 사람들이 틀렸다는 것을 증명했으며 우리는 이미 7nm 노드 기반 제품을 사용하고 있습니다.

도전
실제로 법을 막으려 고하는 것은 리소그래피, 불순물 및 규모의 경제의 세 가지입니다.

해결해야 할 첫 번째 문제는 원자 수준에서 발견되는 불순물입니다. 실리콘 제조 파운드리는 석영 모래를 녹여 웨이퍼로 절단되는 큰 결정 구조를 형성합니다. 모래가 녹 으면 불순물이 불가피합니다. 실리콘을 가열하면 할로겐 (불소, 염소, 브롬 및 요오드)과 쉽게 반응하여 할로겐화물을 생성 할 수 있기 때문입니다. 이러한 할로겐화물은 용해시키고 제거하는 더 많은 화학 물질을 사용하여 제거되므로 웨이퍼를 만들기 위해 큰 결정을 추출 할 수 있습니다. '이러한 불순물 제거로 인한 문제는 무엇입니까?' 개별 트랜지스터의 크기가 작을수록, 이전 세정에서 남은 작은 원자의 원자조차 존재하여 트랜지스터를 사용할 수 없게 될 가능성이 더 낫다.

해결해야 할 두 번째 문제는 리소그래피입니다. 트랜지스터를 만들려면 실리콘 웨이퍼에 트랜지스터를 '인쇄'해야합니다. 이는 실리콘이라는 마스크를 관통하여 패턴을 웨이퍼로 에칭하는 마스크라는 몰드를 통해 빛을 비추는 방식으로 이루어집니다. 당연히 트랜지스터의 크기를 줄이면 마스크를 더 작게 만들어야합니다. 마스크가 작을수록 마스크를 만들기가 더 어렵습니다 (크기가 줄어듦에 따라 특정 패턴이 눈에 띄기 시작합니다). 이 문제를 해결하기 위해, 반도체 산업은 마스크 응용의 효율을 높이기 위해 에칭 공정으로 몇 차례의 전환을하는 다중 패턴 기술을 만들었다. 그러나 종종 이러한 접근 방식으로는 충분하지 않으며 UV 광은 실리콘에 디자인을 인쇄하는 데 문제가 있습니다. 이것이 Extreme UV 또는 EUV 리소그래피가 탄생 한 방식입니다. 더 강한 빛을 사용합니다
더 짧은 파장의 소스는 디자인을 더 잘 에칭하여 인쇄시 발생할 수있는 오류를 줄입니다. 문제가 실제로 여기있는 것은 마스크를 통과하는 빛이 아니라 마스크 자체입니다. 마스크는 디자인을 실리콘으로 전달할 때 중요한 디자인 요소입니다. 정밀하고 작은 마스크를 만들 수 없으면 작동 칩을 얻을 수 없습니다. 따라서 마스크 제작은 무어의 법칙을 어렵게 만드는 또 다른 중요한 단계입니다. 세 번째이자 마지막 문제는 규모의 경제입니다. 이곳은 잘 알려지지 않은 무어의 두 번째 법칙이 등장하는 곳으로, 새로운 제조 시설을 설립하는 데 드는 비용도 2 년마다 2 배 더 비싸 질 것으로 예상됩니다. 오늘날 새로운 팹을 건설하기 위해 회사는 수십억 달러를 소비하고 있습니다. 인텔은 애리조나의 팹 넘버 42에 12 억 달러 이상을 투자했으며, 언젠가는 7nm 칩을 제조해야한다. 새로운 팹을 개설하는 데 필요한 막대한 자본 외에도 회사는 자체 반도체 노드 프로세스를 개발해야합니다. 산업계는 5nm 이하에서 시작하여 R & D에만 50 억 달러가 필요하다고 추측합니다. 이것이 삼성, 인텔 및 TSMC의 3 개 파운드리 만 7nm 이하로 제조되는 이유입니다.

앞으로가는 길

새로운 제조 시설 및 장비에 투자 할 자본이있는 모든 회사의 경우 법을 계속 지키기 위해 선택할 수있는 옵션이 많이 있습니다. 새로운 재료를 추가하고, 새로운 종류의 트랜지스터를 만들고, 3 차원으로 들어갑니다.

실리콘 ( '도핑')에 소량의 다른 재료를 고의로 도입하는 것은 양날의 칼일 수 있습니다. 새로운 재료는 트랜지스터의 특성을 향상시킬 수 있지만 제조하기는 매우 어렵습니다. 그것이 코발트에 대한 인텔의 경험이었습니다. 트랜지스터를 연결하는 초소형 와이어의 저항을 줄이기 위해 10nm 노드에 추가했습니다. 구리는 일반적으로 이러한 전선에 사용되지만 작은 전선에 포장 될수록 저항성이 높아지는 경향이 있으므로 동일한 크기로 코발트가 추가되므로 인텔은 구리로 만든 유사한 전선보다 절반의 저항을 가짐을 발견했습니다. 이 추가는 유용하지만 제조하기가 매우 어려웠으며 수율이 좋지 않아 새로운 공정이 지연되었습니다. 지연에도 불구하고,이 추가는 엔지니어들이 직면 한 큰 문제를 해결하여 새로운 재료를 통합하여 성능을 향상시킬 수있는 잠재력을 보여 주었다. 당신이 기억한다면, 더 나은 성능 특성을 위해 업계가 구리로 바꾸기 전에 한동안 알루미늄이 사용되었습니다. 그 전환도 순조롭게 진행되지는 않았지만 약간의 시간이 지나면 꽤 잘 드러났습니다.

새로운 종류의 트랜지스터도 옵션입니다. 한동안 업계에서는 표준 CMOS CMOS FET를 기본 트랜지스터로 사용했는데, 이는 트랜지스터를 통과하는 전류를 제어 할 수 없을 때까지 정상적으로 작동하여 랜덤 스위치를 만들어 종종 오류가 발생했습니다. 최근에 FinFET이라는 새로운 디자인이 평면형 FET를 대체했습니다. 핀이 올라가고 게이트가
트랜지스터가 스위칭되는지 여부를 더 잘 제어하기위한 소스. 아래 이미지에서 FinFET의 도입으로 나타나는 차이점을 확인할 수 있으므로 제조업체는 더 작은 트랜지스터를 만들고 가장 중요하게 제어 할 수 있습니다. 트랜지스터를 만드는 최신 방법은 'Gate All Around FET'또는 GAAFET입니다. 디자인은 전체를 감싸
의도하지 않고 가능한 스위치를 방지하기 위해 게이트가있는 소스. 5nm 이하에서 사용하도록 계획된 GAAFET는 곧 보게 될 기술입니다. 더 쉽게 켜고 끄는 조작으로 더 작은 트랜지스터 디자인을 허용합니다.
그리고 마지막은 3 차원입니다. 1nm 이하로 내려 가서 피코 미터로 노드 크기 측정을 시작하면 많은 힘으로 인해 트랜지스터가 작아지는 것을 막을 수 있습니다. 당신은 작게 갈 수 있지만 물리 법칙을 어길 수는 없습니다. 퀀텀 터널링은 더 작은 거리에 더 많이 존재하므로 한 시점에서 트랜지스터가 무작위로 스위치를 만들지 않고도 디자인이 더 작아 질 수 없습니다. 따라서 한계에 도달했을 때 트랜지스터를 넣을 수있는 곳이 여전히 하나 있는데 이것이 바로 세로축입니다. 트랜지스터를 서로 쌓아 올리면 평방 밀리미터 당 트랜지스터 수를 자동으로 두 배, 세 배 또는 네 배로 늘릴 수 있으므로이 방법의 잠재력이 상당히 커집니다. 우리는 이미이 기술을 HBM 메모리에서 사용하고 있으며 로직으로도 이전하려고합니다. TSMC는 또한 웨이퍼 위에 웨이퍼를 쌓을 수있는 Wafer-on-Wafer 패키지를 만들어 3D로 이동하여 같은 영역에서 더 많은 성능을 포장하는 것은 불가능하지만 열, 특히 열 밀도가 문제가 될 수 있습니다.

모두 합산

저의 개인적인 의견은 무어의 법칙이 곧 끝나지 않을 것이라는 것입니다. 고든 무어 자신이 법이 끝날 것이라고 예측했을 때, 올해도 아니고 2025 년도 아닙니다. 실리콘 제조업체에게는 쉬운 싸움은 아니지만 새로운 기술은 이미 개발 중이며 GAAFET, 코발트 및 웨이퍼 온 와퍼와 같은 일부 기술은 곧 배포되어 성능을 추가로 향상시킬 수 있습니다. . 칩렛의 모양으로 칩 패키징이 매우 좋아지고 있습니다. 시스템 설계는 칩 설계가 아닌 레고 빌딩과 비슷해 보이므로 PCB가 없어도 다양한 칩을 서로 옆에 포장 할 수있었습니다.

무어의 법칙을 따르기 어려워하는 것은 제조업체가 경쟁하고 돈을 더 벌고 싶다면 창의력을 발휘해야한다는 것입니다. 가장 흥미로운 솔루션은 겉보기에 지루한 수년간 쉬운 성능 향상을 따르는 것입니다.
Source: Wikipedia, Samsung (Images)