HEDT와 같은 캐시 재조정 기능을 갖춘 인텔 '타이거 레이크'마이크로 아키텍처?



With its 'Skylake' microarchitecture, Intel significantly re-balanced the cache hierarchy of its HEDT and enterprise multi-core processors to equip CPU cores with larger amounts of faster L2 caches, and lesser amounts on slower shared L3 cache. The company retained its traditional cache balance for its mobile and desktop processor derivatives. This could change with the company's 'Tiger Lake' microarchitecture, particularly the 'Willow Cove' CPU cores they use, according to a Geekbench online database listing for a prototype quad-core 'Tiger Lake-Y' mobile processor.

이 목록에 따르면 Geekbench가 플랫폼을 올바르게 읽고 있다고 가정합니다. 'Tiger Lake-Y'프로세서는 코어 당 1,280KB (1.25MB)의 L2 캐시와 12MB의 L3 캐시를 갖춘 4 코어 / 8 스레드 CPU를 갖추고 있습니다. 인텔은 또한 L1D (데이터) 캐시를 48KB로 확대 한 반면 L1I (명령) 캐시는 32KB로 유지했습니다. 이는 L2 캐시 크기가 400 % 증가하고 L3 캐시 크기가 50 % 증가한 결과입니다. 'Skylake-X'와 달리 L2 캐시 크기가 증가해도 공유 L3 캐시 크기가 감소하지 않습니다 (코어 당). 'Tiger Lake-Y'프로세서는 'Corktown'프로토 타이핑 플랫폼 (플랫폼에서 사용 가능한 모든 I / O 연결을 테스트 할 수있는 특수 마더 보드)에서 테스트 중입니다. 2020-21 년에는 'Ice Lake'의 후계자로 인텔의 세련된 10nm ++ 실리콘 제조 노드를 기반으로 구축 될 예정입니다.
아래의 소스 링크.


Source: Geekbench Online Database