IBM Research Alliance, 5nm 기술을위한 새로운 트랜지스터 구축



IBM, its Research Alliance partners GLOBALFOUNDRIES and Samsung, and equipment suppliers have developed an industry-first process to build silicon nanosheet transistors that will enable 5 nanometer (nm) chips. The details of the process will be presented at the 2017 Symposia on VLSI Technology and Circuits conference in Kyoto, Japan. In less than two years since developing a 7 nm test node chip with 20 billion transistors, scientists have paved the way for 30 billion switches on a fingernail-sized chip.

결과적으로 성능이 향상되면인지 컴퓨팅, 사물 인터넷 (IoT) 및 기타 데이터 집약적 인 애플리케이션이 클라우드로 제공됩니다. 절전은 스마트 폰 및 기타 모바일 제품의 배터리가 충전이 필요하기 전에 오늘날의 장치보다 2 ~ 3 배 더 오래 지속될 수 있음을 의미 할 수 있습니다. 뉴욕 주 올 버니에있는 SUNY Polytechnic Institute of Nanoscale Science and Engineering의 NanoTech Complex에서 IBM이 주도한 Research Alliance의 일원으로 일하는 과학자들은 표준 FinFET 대신 트랜지스터의 소자 구조로 실리콘 나노 시트 스택을 사용하여 획기적인 성과를 달성했습니다. 7nm 노드 기술을 통해 반도체 산업의 청사진 인 아키텍처.

하이브리드 클라우드의 수석 부사장이자 IBM 리서치 디렉터 인 아빈 드 크리슈나 (Arvind Krishna)는“비즈니스와 사회가 향후 수년간인지 및 클라우드 컴퓨팅의 요구를 충족시키기 위해서는 반도체 기술의 발전이 필수적이다. 그렇기 때문에 IBM은이 산업의 한계를 뛰어 넘는 새롭고 다양한 아키텍처와 소재를 적극적으로 추구하여 메인 프레임 및인지 시스템과 같은 기술 시장에 출시합니다. '
Research Alliance 논문 FinFET 이외의 스케일링을 가능하게하고 VLSI에서 발표 한 스택 나노 시트 게이트-전역 트랜지스터에 설명 된 실리콘 나노 시트 트랜지스터 데모는 5nm 칩이 더 강력하고 미래에 그리 멀지 않다는 것을 증명 .

시장에서 이용할 수있는 최첨단 10nm 기술과 비교하여, 나노 시트 기반 5nm 기술은 고정 전력에서 40 %의 성능 향상을 제공하거나 일치하는 성능에서 75 %의 전력 절감을 제공 할 수 있습니다. 이러한 개선을 통해 인공 지능 (AI) 시스템, 가상 현실 및 모바일 장치의 미래 요구를 충족시킬 수 있습니다.

새로운 스위치 구축
GLOBALFOUNDRIES의 CTO이자 전세계 R & D 책임자 인 게리 패튼 (Gary Patton)은“이 발표는 뉴욕에서 획기적인 공공-민간 파트너십을 통해 지속적으로 출현하는 세계적 연구의 최신 사례입니다. 'Fab 8 제조 시설에서 2018 년 7nm 상용화를 진행하면서 5nm 이상의 차세대 기술을 적극적으로 추구하여 기술 리더십을 유지하고 고객이보다 작고 빠르며 비용 효율적인 세대의 생산을 가능하게합니다. 반도체. '

IBM Research는 10 년 이상 나노 시트 반도체 기술을 연구했습니다. 이 작업은 업계에서 FinFET 아키텍처보다 우수한 전기적 특성을 가진 적층형 나노 시트 장치를 설계하고 제조 할 수있는 가능성을 입증 한 업계 최초입니다.

7nm 테스트 노드를 생성하는 데 사용 된 것과 동일한 EUV (Extreme Ultraviolet) 리소그래피 접근 방식과 200 억 개의 트랜지스터가 나노 시트 트랜지스터 아키텍처에 적용되었습니다. EUV 리소그래피를 사용하면 단일 제조 공정 또는 칩 설계 내에서 나노 시트의 너비를 지속적으로 조정할 수 있습니다. 이 조정 기능은 특정 회로에 대한 성능 및 전력의 미세 조정을 허용합니다. 오늘날의 FinFET 트랜지스터 아키텍처 생산에서는 불가능한 것인데, 이는 전류 운반 핀 높이에 의해 제한됩니다. 따라서 FinFET 칩은 5nm로 확장 할 수 있지만 핀 사이의 공간을 줄이면 추가 성능을 위해 전류 흐름이 증가하지 않습니다.

SUNY Polytechnic Institute 임시 회장 인 Bahgat Sammakia 박사는 '오늘 발표는 SUNY-Polytechnic 's, Albany 's 및 차세대 기술 개발에있어 뉴욕주의 리더십과 혁신에 활력을 불어 넣는 IBM과의 공공-민간 모델 협업을 계속하고있다. 우리는 현재의 기능 한계를 넘어서면서 첫 번째 5nm 트랜지스터를 활성화하는 것이 전체 반도체 산업에서 중요한 이정표라고 생각합니다. SUNY Poly와 IBM 및 Empire State Development와의 파트너십은 산업, 정부 및 학계가 어떻게 성공적으로 협업하고 사회에 광범위하고 긍정적 인 영향을 미칠 수 있는지를 보여주는 완벽한 예입니다. '

Part of IBM's $3 billion, five-year investment in chip R&D (announced in 2014), the proof of nanosheet architecture scaling to a 5nm node continues IBM's legacy of historic contributions to silicon and semiconductor innovation. They include the invention or first implementation of the single cell DRAM, the Dennard Scaling Laws, chemically amplified photoresists, copper interconnect wiring, Silicon on Insulator, strained engineering, multi core microprocessors, immersion lithography, high speed SiGe, High-k gate dielectrics, embedded DRAM, 3D chip stacking and Air gap insulators.