AMD Ryzen 3000 'Zen 2'BIOS 분석, 오버 클럭킹 및 조정을위한 새로운 옵션 공개



AMD will launch its 3rd generation Ryzen 3000 Socket AM4 desktop processors in 2019, with a product unveiling expected mid-year, likely on the sidelines of Computex 2019. AMD is keeping its promise of making these chips backwards compatible with existing Socket AM4 motherboards. To that effect, motherboard vendors such as ASUS and MSI began rolling out BIOS updates with AGESA-Combo 0.0.7.x microcode, which adds initial support for the platform to run and validate engineering samples of the upcoming 'Zen 2' chips.

CES 2019에서 AMD는 더 많은 기술적 세부 사항과 3 세대 Ryzen 소켓 AM4 프로세서의 프로토 타입을 공개했습니다. 이 회사는 메인 스트림 데스크탑 프로세서에도 멀티 칩 모듈 (MCM) 설계를 구현할 것임을 확인했으며, 1 ~ 2 개의 7nm 'Zen 2'CPU 코어 칩렛을 사용하며 14nm I / Infinity Fabric을 통한 O 컨트롤러 다이. IO 다이의 가장 큰 두 가지 구성 요소는 PCI-Express 루트 콤플렉스와 가장 중요한 이중 채널 DDR4 메모리 컨트롤러입니다. 우리는이 메모리 컨트롤러에 대해보고 된 세부 사항을 결코 가져 오지 않습니다. AMD는 주류 데스크톱 플랫폼으로도 MCM 경로를 사용해야하는 두 가지 큰 이유가 있습니다. 첫 번째는 실리콘 생산 기술을 혼합하여 사용할 수 있다는 것입니다. AMD bean-counters는 축소 된 7 나노 미터 생산 공정에서 이러한 구성 요소 만 구축하는 것이 더 경제적이라고 생각합니다. 즉 CPU 코어입니다. 메모리 컨트롤러와 같은 다른 구성 요소는 기존의 14nm 기술을 기반으로 계속 구축 될 수 있으며, 이는 현재는 성숙도가 매우 높습니다 (= 비용 효율적). AMD는 또한 TSMC에서 7 나노 미터 할당량을 차지하기 위해 다른 회사와 경쟁하고 있습니다.

이론적으로 14nm I / O 컨트롤러 다이는 웨이퍼 공급 계약을 준수하기 위해 GlobalFoundries로부터 공급받을 수 있습니다. 두 번째로 큰 이유는 다운 스케일의 경제성입니다. AMD는 CPU 코어 수를 8 개 이상으로 늘리고 단일 7nm 슬래브에서 12-16 개 코어를 크 래밍하면 코어를 고가로 비활성화하여 저렴한 SKU를 조각 할 수 있습니다 .AMD가 항상 결함이있는 코어로 다이를 수확하지는 않기 때문입니다. 이러한 중급 SKU는 대량으로 판매되며, AMD가 완벽하게 기능하는 코어를 비활성화해야한다는 점을 넘어서는 점입니다. 8 코어 또는 6 코어 칩셋을 구축하는 것이 더 합리적이며 8 코어 이하의 SKU에는 물리적으로 하나의 칩셋 만 배포하는 것이 좋습니다. 이런 식으로 AMD는 귀중한 7nm 웨이퍼의 활용을 극대화하고 있습니다. 이 방법의 단점은 메모리 컨트롤러가 더 이상 프로세서 코어와 물리적으로 통합되지 않는다는 것입니다. 3 세대 Ryzen 프로세서 (및 다른 모든 Zen 2 CPU)에는 '통합-분리 된'메모리 컨트롤러가 있습니다. 메모리 컨트롤러는 실제로 프로세서 내부에 있지만 CPU 코어와 동일한 실리콘에는 없습니다. AMD는 그런 파업을 최초로 내놓은 것이 아닙니다. 인텔의 1 세대 코어 '클라크 데일 (Clarkdale)'프로세서는 32nm 다이의 CPU 코어와 별도의 45nm 다이의 메모리 컨트롤러 및 통합 GPU로 비슷한 경로를 취했습니다.

인텔은 당시 최첨단의 QPI (Quick Path Interconnect)를 사용했습니다. AMD는 'Zen'및 'Vega'제품군에 크게 구현 된 최신 고 대역폭 확장 가능 상호 연결 인피니티 패브릭을 도입하고 있습니다. 우리는 'Matisse'를 통해 AMD가 1 세대에 비해 두 배 또는 최대 100GB / s의 대역폭을 제공하는 새로운 버전의 Infinity Fabric을 출시 할 것임을 알게되었습니다. 단일 I / O 컨트롤러 다이는 이제 'EPYC'서버 라인 SKU에서 최대 2 개의 8 코어 CPU 다이와 최대 64 개의 코어와 인터페이스해야하므로 AMD가이를 필요로합니다.

우리의 Ryzen Memory Guru Yuri '1usmus'Bubliy는 AGESA 0.0.7.x의 BIOS 업데이트 중 하나를 자세히 살펴 보았고 'Matisse'와 차세대 일 것입니다. Ryzen Threadripper 프로세서 AMD는 CBS 섹션 제목을 'Zen Common Options'에서 'Valhalla Common Options'로 변경했습니다. 우리는 지난 몇 일 동안 웹 에서이 코드 이름을 보았습니다 .Zen 2와 관련이 있습니다. 우리는 'Valhalla'가 3 세대 Ryzen 'Matisse'AM4 프로세서와 함께 제공되는 AMD 500 시리즈 칩셋 기반 마더 보드, 특히 AMD가 자체 개발 한 X470의 후속 제품으로 구성된 플랫폼의 코드 명일 수 있음을 배웠습니다. ASMedia의 소싱과는 반대로

심각한 메모리 오버 클로킹을 수행하면 Infinity Fabric이 증가 된 메모리 속도를 처리 할 수 ​​없습니다. Infinity Fabric은 메모리와 동기화 된 주파수에서 실행됩니다. 예를 들어, DDR-3200 메모리 (1600 MHz에서 실행)를 사용하면 Infinity Fabric은 1600 MHz에서 작동합니다. Zen, Zen + 및 Zen 2의 기본값입니다. 이전 세대와 달리 새 BIOS는 'Auto', 'UCLK == MEMCLK'및 'UCLK == MEMCLK / 2'에 대한 UCLK 옵션을 제공합니다. 마지막 옵션은 새로운 기능이며 메모리를 오버 클로킹 할 때 안정성을 확보하지만 일부 Infinity Fabric 대역폭을 사용하면 편리합니다.

Precision Boost Overdrive는 BIOS 수준에서보다 세밀한 제어를받을 수 있으며 AMD는 부스트 설정을보다 유연하게하고 알고리즘을 개선하기 위해이 기능을 대폭 변경하고 있습니다. AMD 400 시리즈 칩셋 마더 보드에서 AGESA Combo 0.0.7.x의 얼리 어답터는 PBO가 시스템에서 고장 나거나 버그가 있음을 알게되었습니다. 이는 새로운 PBO 알고리즘과 기존의 'Pinnacle Ridge'호환 알고리즘이 제대로 통합되지 않았기 때문입니다. AMD는 또한 주소 나 데이터 오류로 인해 시스템이 불안정 해지는 경우 시스템을 재설정하는 기능인 '코어 워치 독'을 구현했습니다.

'Matisse'프로세서는 사용자에게 활성 코어를보다 세밀하게 제어 할 수있게합니다. AM4 패키지에는 2 개의 8 코어 칩렛이 있으므로 각 8 코어 칩렛은 2 개의 4 코어 CCX (컴퓨팅 컴플렉스)로 구성되므로 전체 칩렛을 비활성화하거나 코어 수를 2 씩 감소시키는 옵션이 있습니다. 기존 AMD 디자인과 매우 유사합니다. 칩렛 수준에서는 코어 카운트를 4 + 4에서 3 + 3, 2 + 2 및 1 + 1로 다이얼 다운 할 수 있지만 4 + 0 (1 세대 Zen에서 가능)과 같은 비대칭적인 방식은 아닙니다. AMD는 L3 캐시 및 메모리 액세스의 최적 활용을 위해 CCX 코어 수를 동기화하고 있습니다. 8 개의 8 코어 칩렛이있는 64 코어 Threadripper의 경우 최소 2 개의 칩렛을 활성화 한 경우 칩렛을 비활성화 할 수 있습니다.

CAKE 또는 'coherent AMD socket extender'는 추가 설정, 즉 'CAKE CRC performance Bounds'를 받았습니다. AMD는 'Matisse'MCM의 세 곳에서 IFOP (Infinity Fabric On Package) 또는 소켓이없는 IF 버전을 구현하고 있습니다. I / O 컨트롤러 다이에는 두 개의 8 코어 칩렛 각각에 100GB / s IFOP 링크가 있으며 다른 100GB / s IFOP 링크는 두 칩렛을 서로 연결합니다. 'Zen 2'의 다중 소켓 구현을 위해 AMD는 'NPS0', 'NPS1', 'NPS2', 'NPS4'및 'Auto'를 포함한 옵션과 함께 NUMA 노드 제어, 즉 '소켓 당 NUMA 노드'를 제공합니다.

AMD는 'Zen 2'를 통해 몇 가지 새로운 주요 DCT 레벨 기능을 소개합니다. 첫 번째는 'DRAM Map Inversion'이라고하며 'Disabled', 'Enabled'및 'Auto'와 같은 옵션이 있습니다. 이 옵션에 대한 마더 보드 공급 업체 설명은 '채널 및 DRAM 장치 내에서 병렬 처리를 올바르게 활용하십시오. 더 자주 플립되는 비트는 시스템 내에서 더 큰 병렬 처리의 자원을 맵핑하는 데 사용되어야합니다. ' 또 다른 방법은 'DRAM Post Package Repair'이며 'Enabled', 'Disabled'및 'Auto'와 같은 옵션이 있습니다. 이 새로운 특수 모드 (JEDEC 표준)는 메모리 장치 제조업체가 불량 메모리 셀을 선택적으로 비활성화하여 DRAM 수율을 높이고 저장 장치가 불량 섹터를 매핑하는 방식과 유사하게 불량 메모리 셀을 예비 영역에서 작동하는 것으로 자동 교체합니다. 이러한 기능이 최종 사용자, 특히 클라이언트 세그먼트에서 노출되는 이유를 잘 모르겠습니다. 아마도 프로덕션 마더 보드에서 제거 될 것입니다.

또한 I / O 컨트롤러와 관련된 흥미로운 옵션을 통해 최대 'Gen 4.0'까지 PCI-Express 생성을 선택할 수 있습니다. 이는 400 시리즈 칩셋 마더 보드의 펌웨어를 검사하고 있다고 가정 할 때 일부 기존 400 시리즈 칩셋 마더 보드가 PCI-Express Gen 4.0을 수신 할 수 있음을 나타냅니다. 우리는 믿을만한 소스를 통해 AMD의 PCIe Gen 4.0 구현이 마더 보드에서 외부 재 드라이버 장치를 사용한다고 들었습니다. 이것들은 싸지 않습니다. Texas Instruments는 Gen 3.0 리 드라이버를 1,000 개 단위 릴 수량으로 1.5 달러에 판매합니다. 마더 보드 공급 업체는 Gen 4.0 슬롯이있는 소켓 AM4 마더 보드에서 레인 당 하나씩 20 개가 필요하다는 것을 감안할 때 적어도 $ 15-20를 포크해야합니다. 우리는 'RCD Parity'와 'Memory MBIST'(새로운 메모리 자체 테스트 프로그램)를 포함하여 다른 여러 가지 일반적인 컨트롤을 발견했습니다.

펌웨어 설정 프로그램 페이지 중 하나의 제목은 'SoC Miscellaneous Control'이며 다음 설정이 포함되어 있으며 대부분 산업 표준입니다.
  • DRAM 주소 명령 패리티 재시도
  • 최대 패리티 오류 재생
  • CRC 활성화 쓰기
  • DRAM 쓰기 CRC 활성화 및 재시도 한계
  • 최대 쓰기 CRC 오류 재생
  • 메모리 오류 주입 비활성화
  • DRAM UECC 재시도
  • ACPI 설정 :
    NUMA 도메인의 ACPI SRAT L3 캐시
    ACPI SLIT 거리 제어
    ACPI SLIT 원격 상대 거리
    ACPI SLIT 가상 거리
    ACPI SLIT 동일 소켓 거리
    ACPI SLIT 원격 소켓 거리
    ACPI SLIT 로컬 SLink 거리
    ACPI SLIT 원격 SLink 거리
    ACPI SLIT 로컬 inter-SLink 거리
    ACPI SLIT 원격 인터 링크 거리
  • CLDO_VDDP 제어
  • 효율 모드
  • 패키지 전력 제한 제어
  • DF C- 상태
  • 고정 SOC P- 상태
  • CPPC
  • 4 링크 xGMI 최대 속도
  • 3 링크 xGMI 최대 속도
All in all, AMD Ryzen 'Matisse' promises to give advanced and enthusiast users a treasure-chest of tuning options. Thanks again to Yuri '1usmus' Bubliy, who contributed significantly to this article.